正負脈寬調制信號發生器設計
一、 實驗目的
1、 在掌握可控脈沖發生器的基礎上了解正負脈寬數控調制信號發生的原理。
2、 熟練的運用示波器觀察實驗箱上的探測點波形。
3、 掌握時序電路設計的基本思想。
二、 實驗原理
首先詳細說明一下正負脈寬數控的原理。所以正負脈寬數控就是直接直接輸入脈沖信號的正脈寬數和負脈寬數，當然，正負脈寬數一旦定下來，脈沖波的周期也就確定下來了。其次是調制信號，調制信號有很多種，有頻率調制、相位調制、幅度調制等等，本實驗中僅對輸出的波形進行最簡單的數字調制，另外為了EDA設計的靈活性，實驗中要求可以輸出非調制波形、正脈沖調制和負脈沖調制。非調制波形就是原始的脈沖波形；正脈沖調制就是在脈沖波輸出‘1’的期間用輸出另一個頻率的方波，而在脈沖波為‘0’器件還是原始波形；負脈沖調制正好與正脈沖調制相反，要求在脈沖波輸出為‘0’期間輸出另外一個頻率的方波，而在‘1’期間則輸出原始波形。為了簡化實驗，此處的調制波形（另外一個頻率的方波）就用原始的時鐘信號。其具體的波形如下圖4-11-1所示：
圖4-11-1 調制波形
三、 實驗內容
本實驗的任務是設計一個正負脈寬數控調制信發生器。要求能夠輸出正負脈寬數控的脈沖波、正脈沖調制的脈沖波和負脈沖調制的脈沖波形。實驗中的時鐘信號選擇時鐘模塊的1.5MHz信號，用撥擋開關模塊的K1——K4作為正脈沖脈寬的輸入，用K5——K8作為負脈沖脈寬的輸入，用按鍵開關模塊中的BT1作為模式選擇鍵，每按下一次，輸出的脈沖波形改變一次，依次為原始脈沖波、正脈沖調制波和負脈沖調制波形。波形輸出直接從FPGA的IO端口輸出用示波器觀察輸出波形的改變。
四、 實驗步驟
1、 打開QUARTUSII軟件，新建一個工程。
2、 建完工程之后，再新建一個VHDL File，打開VHDL編輯器對話框。
3、 按照實驗原理和自己的想法，在VHDL編輯窗口編寫VHDL程序，用戶可參照光盤中提供的示例程序。
4、 編寫完VHDL程序后，保存起來。方法同實驗一。
5、 對自己編寫的VHDL程序進行編譯并仿真，對程序的錯誤進行修改。
6、 編譯仿真無誤后，根據用戶自己的要求進行管腳分配。分配完成后，再 進 行全編譯一次，以使管腳分配生效。
7、 根據實驗內容用實驗導線將上面管腳分配的FPGA管腳與對應的模塊連接起來。
如果是調用的本書提供的VHDL代碼，則實驗連線如下：
CLK：FPGA時鐘信號，接數字時鐘信號CLOCK1，并將時鐘設為750KHZ。
MODE：信號模式選擇，接一個按鍵開關BT1。
N[3..0]: 負脈沖控制信號，接四個撥動開關K4、K3、K2、K1。
P[3..0]：正脈沖控制信號，按四個撥動開關K8、K7、K6、K5。
FOUT：信號輸入，按FPGA的一個IO端口。
8、 用下載電纜通過JTAG口將對應的sof文件加載到FPGA中。觀察實驗結果是否與自己的編程思想一致。
五、 實驗結果及現象
以設計的參考示例為例，當設計文件加載到目標器件后，確認信號連接線已正確連接，撥動八位撥動開關，使K1-K4中至少有一個為高電平，K5-K8至少有一個為高電平，此時從信號輸出端口用示波器可以觀測到一個矩形波，其高低電平的占空比為K1-K4高電平的個數與K5-K8高電平個數的比。按下BT1按鍵后，矩形波發生改變，輸出如圖4-11-1所示的調制波形.
六、 實驗報告
1、 繪出仿真波形，并作說明。
2、 將實驗原理、設計過程、編譯仿真波形和分析結果、硬件測試結果記錄下來。
